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<GenRun Id="synth_1" LaunchPart="xc7z010clg400-1" LaunchTime="1641901100">
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  <File Type="VDS-TIMINGSUMMARY" Name="VGA_top_timing_summary_synth.rpt"/>
  <File Type="RDS-DCP" Name="VGA_top.dcp"/>
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  <File Type="RDS-UTIL" Name="VGA_top_utilization_synth.rpt"/>
  <File Type="RDS-PROPCONSTRS" Name="VGA_top_drc_synth.rpt"/>
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  <File Type="PA-TCL" Name="VGA_top.tcl"/>
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    <Filter Type="Srcs"/>
    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/Diviseur.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/types.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/GeneRGB_V1.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/GeneSync.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/pomme.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/updateSnake.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/VGA_top.vhd">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet-electronique/sprites/sprites.mem">
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    <File Path="$PPRDIR/../sprites/pomme.mem">
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    <Config>
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  <FileSet Name="constrs_in" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
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  <FileSet Name="utils" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
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  <Strategy Version="1" Minor="2">
    <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
    <Step Id="synth_design"/>
  </Strategy>
  <BlockFileSet Type="BlockSrcs" Name="clk_wiz_0"/>
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