snake-vhdl/projet-electronique-clean/projet-electronique-clean.runs/synth_1/gen_run.xml

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<GenRun Id="synth_1" LaunchPart="xc7z010clg400-1" LaunchTime="1641901100">
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  <File Type="VDS-TIMINGSUMMARY" Name="VGA_top_timing_summary_synth.rpt"/>
  <File Type="RDS-DCP" Name="VGA_top.dcp"/>
  <File Type="RDS-UTIL-PB" Name="VGA_top_utilization_synth.pb"/>
  <File Type="RDS-UTIL" Name="VGA_top_utilization_synth.rpt"/>
  <File Type="RDS-PROPCONSTRS" Name="VGA_top_drc_synth.rpt"/>
  <File Type="RDS-RDS" Name="VGA_top.vds"/>
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  <File Type="PA-TCL" Name="VGA_top.tcl"/>
  <FileSet Name="sources" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1" RelGenDir="$PGENDIR/sources_1">
    <Filter Type="Srcs"/>
    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/Diviseur.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/Diviseur.vhd"/>
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      </FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/types.vhd">
      <FileInfo>
        <Attr Name="Library" Val="ourTypes"/>
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        <Attr Name="ImportTime" Val="1641868125"/>
        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/GeneRGB_V1.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/GeneRGB_V1.vhd"/>
        <Attr Name="ImportTime" Val="1641862783"/>
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        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/GeneSync.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/GeneSync.vhd"/>
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        <Attr Name="UsedIn" Val="synthesis"/>
        <Attr Name="UsedIn" Val="simulation"/>
      </FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/Gene_Snake.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/Gene_Snake.vhd"/>
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      </FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/pomme.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/pomme.vhd"/>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/updateSnake.vhd">
      <FileInfo>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/RAMController.vhd">
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      <FileInfo SFType="VHDL2008">
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/spritesRom.vhd">
      <FileInfo SFType="VHDL2008">
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/spritesRom.vhd"/>
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    <File Path="$PSRCDIR/sources_1/imports/leo/projet_vga_etn_sources/VGA_top.vhd">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/VGA_top.vhd"/>
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      </FileInfo>
    </File>
    <File Path="$PSRCDIR/sources_1/imports/leo/projet-electronique/sprites/sprites.mem">
      <FileInfo>
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    <File Path="$PPRDIR/../sprites/pomme.mem">
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      </FileInfo>
    </File>
    <Config>
      <Option Name="DesignMode" Val="RTL"/>
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      <Option Name="TopAutoSet" Val="TRUE"/>
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  </FileSet>
  <FileSet Name="constrs_in" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
    <Filter Type="Constrs"/>
    <File Path="$PSRCDIR/constrs_1/imports/projet_vga_etn_sources/ZYBO_Master.xdc">
      <FileInfo>
        <Attr Name="ImportPath" Val="$PPRDIR/../../projet_vga_etn_sources/ZYBO_Master.xdc"/>
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        <Attr Name="UsedIn" Val="implementation"/>
      </FileInfo>
    </File>
    <Config>
      <Option Name="ConstrsType" Val="XDC"/>
    </Config>
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  <FileSet Name="utils" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
    <Filter Type="Utils"/>
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  <Strategy Version="1" Minor="2">
    <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2020"/>
    <Step Id="synth_design"/>
  </Strategy>
  <BlockFileSet Type="BlockSrcs" Name="clk_wiz_0"/>
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